Přejít k obsahu


Parallel Hardware Implementation of Connected Component Tree Computation

Citace: MATAS, P., DOKLADALOVA, E., AKIL, M., GEORGIEV, V., POUPA, M. Parallel Hardware Implementation of Connected Component Tree Computation. In Proceedings 2010 International Conference on Field Programmable Logic and Applications FPL 2010. Los Alamitos, California: Institute of Electrical and Electronics Engineers, Inc., 2010. s. 64-69. ISBN: 978-0-7695-4179-2 , ISSN: 1946-1488
Druh: STAŤ VE SBORNÍKU
Jazyk publikace: eng
Anglický název: Parallel Hardware Implementation of Connected Component Tree Computation
Rok vydání: 2010
Místo konání: Los Alamitos, California
Název zdroje: Institute of Electrical and Electronics Engineers, Inc.
Autoři: Ing. Petr Matas , Eva Dokladalova , Mohamed Akil , Doc. Dr. Ing. Vjačeslav Georgiev , Doc. Ing. Martin Poupa Ph.D.
Abstrakt CZ: V článku předkládáme novou hardwarovou architekturu pro výpočet stromu souvislých komponent. Je to originální implementace nedávno publikovaného paralelního algoritmu založeného na stavění 1D stromu pro každý jednotlivý řádek obrázku a jejich postupném slučování. Obrázek se rozdělí na nezávislé sekce, které se zpracovávají současně. Slučování těchto sekcí však vyžaduje přístup ke všem sekcím. K vyřešení tohoto problému jsme navrhli speciální propojovací přepínač. Prezentujeme také výsledky implementace v FPGA. Výpočetní výkon obdržený na FPGA Virtex 5 je 145 Mpx/s při použití 11 928 slice LUTs, 5752 registrů a 8064 Kib blokové RAM.
Abstrakt EN: The paper proposes a new parallel hardware architecture for a connected component tree computation. It is an original implementation of the recently published parallel algorithm based on building of a 1D tree for each individual image line and their progressive merging. The image is divided into independent partitions which are processed concurrently. Nevertheless, merging of these partitions requires access to all partitions. A special interconnection switch is proposed to solve this problem. The implementation results obtained on an FPGA are also presented. The obtained performance on Virtex 5 FPGA is 145 Mpx/s using 11 928 slice LUTs, 5752 registers and 8064 Kib of block RAM.
Klíčová slova

Zpět

Patička