Přejít k obsahu


Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA

Citace: FIALA, P. Efektivní implementace symbolové synchronizace v jazyce VHDL pro softwarově definovaný přijímač na FPGA. 2013.
Druh: SOFTWARE
Jazyk publikace: cze
Anglický název: Effective implementation of symbol synchronization in VHLD language for software define receiver based on FPGA
Rok vydání: 2013
Název zdroje: Západočeská univerzita v Plzni
Autoři: Ing. Pavel Fiala ,
Abstrakt CZ: Software implementuje symbolovou synchronizaci v jazyce VHDL pro využití v oblasti softwarově definovaného rádia. Implementace je založena na digitálním fázovém závěsu a detektor určení chyby časovaní symbolů na metodách Maximum Likelihood. Navržené synchronizační schéma je možné využít přímo v demodulátorech mQAM případně BPSK. Předkládané řešení se skládá ze dvou neoddělitených částí. První část obsahuje kompletní simulaci v programu Matlab a umožňuje export konstant v pevné řádové čárce (kvantovaných na určitý počet bitů) do textové souboru. Tyto konstanty jsou nutné pro IIR filtr fázového závěsu v hlavním modulu symbolové synchronizace ve VHDL. V bloku VHDL je využito zřetězené zpracování a v maximální míře je využito paralelizace jednotlivých procesů. Funkčnost byla ověřena pomocí testovací rutiny v programu Modelsim. Syntéza proběhla úspěšně na hradlovém poli s FPGA Altera Cyclone IV.
Abstrakt EN: Software implementation of symbol synchronization in VHDL language is intended for software defined receiver. Implementation is based on digital phase-locked loop and Maximum Likelihood methods are used for timing error estimation. Developed synchronization schema is directly intended for mQAM or QPSK demodulators. Presented software solution consists of two inseparable parts. First part contains complete simulation in Matlab and is also used for export fixed-point constants (quantized to a certain number of bits) to text file. These constants are necessary for IIR filter of the phase-locked loop in the main module of symbol synchronization in VHDL. The VHDL module utilizes pipeline and parallel processing in the maximum extent possible. Verification of correct operation was done using testbench in Modelsim program. The synthesis was successfully carried out on Altera Cyclone IV FPGA.
Klíčová slova

Zpět

Patička