Přejít k obsahu


Efficient VHDL Implementation of Symbol Synchronization for Software Radio based on FPGA

Citace:
FIALA, P., LINHART, R. Efficient VHDL Implementation of Symbol Synchronization for Software Radio based on FPGA. In Proceedings of the 2014 IEEE 17th International Symposium on Design and Diagnostics of Electronic Circuits & Systems. Varšava: IEEE (The Institute of Electrical and Electronics Engineers), 2014. s. 318-321. ISBN: 978-1-4799-4558-0
Druh: STAŤ VE SBORNÍKU
Jazyk publikace: eng
Anglický název: Efficient VHDL Implementation of Symbol Synchronization for Software Radio based on FPGA
Rok vydání: 2014
Místo konání: Varšava
Název zdroje: IEEE (The Institute of Electrical and Electronics Engineers)
Autoři: Ing. Pavel Fiala , Ing. Richard Linhart Ph.D.
Abstrakt CZ: Neustále vzrůstající popularita softwarově definovaného rádia si vynucuje potřebu implementovat bloky číslicového zpracování paralelně na FPGA nebo na zákaznickém obvodu (ASIC). Jednou z hlavních částí digitálního přijímače je blok symbolové synchronizace. Cílem této práce je navrhnout zpětnovazební synchronizační systém založený na fázovém závěsu a efektivně ho implementovat v jazyce VHDL pro optimální syntézu na FPGA. První část práce se zaměřuje na matematický popis chybového detektoru časování, který je založen na metodě Maximum Likelihood. Zvláštní důraz je kladen na podrobnou simulaci synchronizačního modelu. Tento model obsahuje interpolační filtr, chybový detektor a blok pro kontrolu interplačního procesu. Druhá část práce se zabývá návrhem synchronizačního systému v jazyce VHDL se zřetězeným zpracováním dat a následnou syntézou na FPGA.
Abstrakt EN: The increasing popularity of Software Defined Radio is forcing complex digital signal processing blocks to be implemented in parallel design flow on FPGA or ASIC. One of the main sections of digital receiver is symbol synchronization block. The goal of this paper is to develop efficient Non-Data-Aided (NDA) feedback PLL-based synchronization scheme in VHDL language for RTL synthesis on FPGA. The first part of this paper is focused on formulation Maximum Likelihood (ML) criterion for timing error detector. This approach forms basic assumptions for derivation of the other timing error detectors like Zero-Crossing detector. The extensive emphasis will be put on simulation of synchronization models. This model is composed of interpolating filter, error timing detector and interpolation control block. The second part of this paper deals with simulation of proposed fully pipelined VHDL model and the results of RTL synthesis are discussed.
Klíčová slova

Zpět

Patička