Přejít k obsahu


High performance VHDL FIR filter structure for symbol timing system implemented on FPGA

Citace:
FIALA, P., LINHART, R. High performance VHDL FIR filter structure for symbol timing system implemented on FPGA. In 2014 22nd Telecommunications Forum (TELFOR). Bělěhrad: Telecommunications Society Belgrade, Serbia, 2014. s. 477-480. ISBN: 978-1-4799-6190-0
Druh: STAŤ VE SBORNÍKU
Jazyk publikace: eng
Anglický název: High performance VHDL FIR filter structure for symbol timing system implemented on FPGA
Rok vydání: 2014
Místo konání: Bělěhrad
Název zdroje: Telecommunications Society Belgrade, Serbia
Autoři: Ing. Pavel Fiala , Ing. Richard Linhart Ph.D.
Abstrakt CZ: Digitální filtry jsou nezbytné na vysílací i přijímací straně softwarově definovaného rádia (SDR) a FIR filtry jsou často vybrány pro svoje výhodné vlastnosti oproti IIR filtrům. Blok symbolové synchronizace v oblasti SDR vyžaduje digitální filtry za účelem interpolace. Cílem této práce je navrhnout efektivní plně paralelní model FIR filtru v jazyce VHDL pro tento blok zpětnovazební symbolové synchronizace. První část práce se zabývá popisem distribuované aritmetiky jako základního bloku modelu navržené struktury filtru. Druhá část se zaměřuje na začlenění tohoto modelu do bloku symbolové synchronizace. Zvláštní důraz je kladen na implementaci využívající zřetězeného zpracování s vynikající rychlostí zpracování dat a s optimalizovaným využitím logickým prvků. Výsledky RTL syntézy jsou diskutovány v závěru.
Abstrakt EN: The increasing popularity of Software Defined Radio is forcing complex digital signal processing blocks to be implemented in parallel design flow on FPGA or ASIC. Digital filters are necessary in transmitter / receiver side and FIR filters are often chosen for their beneficial properties against IIR filters. Symbol synchronization subsystem also maintains digital filters for interpolation purpose. The goal of this paper is to develop efficient fully parallel FIR filter structure in VHDL language for symbol synchronization purpose. The first part of this paper is focused on formulation distributed arithmetic technique for proposed FIR filter. The second part describes incorporation of this filter to symbol synchronization subsystem. The extensive emphasis will be put on efficient pipelined implementation with excellent registered performance and optimal design size. The result of RTL synthesis on FPGA is finally discussed.
Klíčová slova

Zpět

Patička