Přejít k obsahu


Generátor VHDL struktur FIR filtrů optimalizovaných pro syntézu na FPGA

Citace:
FIALA, P. Generátor VHDL struktur FIR filtrů optimalizovaných pro syntézu na FPGA. 2014.
Druh: SOFTWARE
Jazyk publikace: cze
Anglický název: Generator of FIR filter structures optimized for FPGA synthesis
Rok vydání: 2014
Název zdroje: Západočeská univerzita v Plzni
Autoři: Ing. Pavel Fiala ,
Abstrakt CZ: Program umožňuje generovat struktury FIR filtrů v jazyce VHDL, které jsou optimalizované pro syntézu na hradlovém poli FPGA a využívají metod distribuované aritmetiky (LUT tabulky /ROM). Program byl vytvořen v prostředí programu Matlab. K dispozici jsou plně paralelní, sério-paralelní a čistě sériové struktury. Dále je možné exportovat polyfázové struktury v podobě decimačních a interpolačních filtrů. Vstupem programu jsou koeficienty v plovoucí řádové čárce již navrženého libovolného filtru. V průběhu návrhu je možné provést optimalizaci a porovnat frekvenční odezvu filtru s kvantovanými koeficienty vůči původní. K dispozici je také testovací rutina (testbench) pro ověření správné funkce při RTL simulaci, která načítá testovací vektory z textového souboru. Výstupní vektory z této simulace jsou opětovně zapsány do souboru pro následnou analýzu v prostředí Matlab. Hlavními přednostmi takto vytvořených VHDL struktur FIR filtrů jsou: snadná přenositelnost díky standardním HDL knihovnám, optimalizované využití logickým prvků a výborná rychlost zpracování dat (závislé na dané architektuře).
Abstrakt EN: This program is used for generation of FIR filter structures in VHDL language which are optimized for synthesis on FPGA and utilize methods of distributed arithmetic (LUT tables/ROM). The program was developed in Matlab. Program options for generation include fully parallel, serial-parallel and purely serial structures. It is also possible to export a polyphase structures in the form of decimation and interpolation filters. The entry of this program is already designed floating point coefficients. During the proposal, it is possible to compare the frequency response of the filter with quantized coefficients against original and perform other optimizations. There is also a test routine (test bench) to verify proper function of designed filter during RTL simulation. VHDL test bench loads test data vectors from a text file. These fixed point vectors were exported also from Matlab. Test bench allows also re-export of the simulated vectors back to file for later analysis. Main design benefits are: optional logic resources utilization, easy portability using standard libraries and very good registered performance (depends on architecture).
Klíčová slova

Zpět

Patička