Přejít k obsahu


Softwarová implementace koherentního QPSK přijímače ve VHDL pro syntézu na FPGA

Citace:
FIALA, P. Softwarová implementace koherentního QPSK přijímače ve VHDL pro syntézu na FPGA. 2014.
Druh: SOFTWARE
Jazyk publikace: cze
Anglický název: Software implementation of coherent QPSK receiver in VHDL for FPGA synthesis
Rok vydání: 2014
Název zdroje: Západočeská univerzita v Plzni
Autoři: Ing. Pavel Fiala ,
Abstrakt CZ: Implementace koherentního softwarově definovaného QPSK přijímače v jazyce VHDL je určena pro syntézu na hradlovém poli FPGA a obsahuje dále uvedené komponenty. Jedná se o přizpůsobeny FIR filtr, blok symbolové synchronizace a blok pro synchronizaci (obnovu) nosné vlny. Implementace byla provedena na vývojovém kitu s Altera Cyclone IV FPGA doplněném o rozšiřující kartou, která obsahuje rychlé AD/DA převodníky. Je možné dle potřeby vzorkovat signál na mezifrekvenčním kmitočtu (testovaná Fcent=4.57MHz) nebo v základním pásmu. Tato vlastnost závisí na použité RF části. Přizpůsobený filtr je řešen jako plně paralelní, je využito zřetězeného zpracování. Blok symbolové synchronizace založený na fázovém závěsu obsahuje interpolátor řešený jako FIR filtr s tzv. Farrow strukturou, kterou lze velice efektivně implementovat na hradlovém poli. Chybový detektor pracuje se 2 vzorky na symbol a je založen na detekci průchodu nulou. Blok synchronizace nosné vlny obsahuje numericky kontrolovaný oscilátor a pro výpočet goniometrických funkcí je využito algoritmu CORDIC. Návrh je řešen jako ryze modulární, parametry tohoto SDR přijímače lze snadno modifikovat a přizpůsobit konkrétní aplikaci. Pro všechny bloky byla provedena simulace v programu Matlab a následně RTL simulace v programu Modelsim.
Abstrakt EN: Implentation of coherent software defined QPSK receiver in VHDL language is intended for synthesis on FPGA and contains following components. It involves matched FIR filter, symbol synchronization block and carrier phase rotation block. Implementation was carried out on the development kit with Altera Cyclone IV FPGA supplemented with expansion board that contains fast AD / DA converters. It is possible to sample the intermediate frequency (tested Fcent=4.57MHz) or baseband. This property depends on the RF frontend. Matched filter is designed as a fully parallel, pipelined processing is used. Symbol synchronization section based on PLL contains Farrow structure FIR interpolator. This structure can be very efficiently implemented on gate array. Error detector works with two samples per symbol and is based on zero crossing detection. Carrier phase rotation block includes a numerically controlled oscillator and calculation of trigonometric functions is implemented with the CORDIC algorithm. The proposal is designed as strictly modular; the SDR receiver can be easily modified and adapted for specific applications. Matlab simulation has been done for all blocks and following RTL simulation with HDL test bench in Modelsim.
Klíčová slova

Zpět

Patička