Přejít k obsahu


Symbol synchronization for SDR using a polyphase filterbank based on an FPGA

Citace:
FIALA, P., LINHART, R. Symbol synchronization for SDR using a polyphase filterbank based on an FPGA. Radioengineering, 2015, roč. 24, č. 3, s. 772-782. ISSN: 1210-2512
Druh: ČLÁNEK
Jazyk publikace: eng
Anglický název: Symbol synchronization for SDR using a polyphase filterbank based on an FPGA
Rok vydání: 2015
Autoři: Ing. Pavel Fiala , Ing. Richard Linhart Ph.D.
Abstrakt CZ: Tento článek se věnuje návrhu bloku vysoce efektivní symbolové synchronizace pro softwarově definovaný přijímač (SDR). Představená zpětnovazební implementace využívající fázového závěsu je vhodná pro syntézu na hradlovém poli FPGA. Polyfázová banka FIR filtrů pracuje zároveň jako přizpůsobený filtr a interpolační filtr pro přijaté symboly zároveň. Volba správného vzorkovacího okamžiku je zabezpečena právě výběrem správného filtru s využitím odvozeného tzv. interpolačního indexu. Tento index je získán z detektoru průchodu nulou nebo z jeho alternativy, která se nazývá Gardner Timing Error detektor. Tento článek se podrobně zaměřuje na simulace takto navrženého synchronizačního systému. Na základě této simulace je navržen plně paralelní model v jazyce VHDL využívající zřetězeného zpracování dat. Tento model se skládá z banky polyfázových filtrů, kde je využito metod distribuované aritmetiky. Dále je popsán chybový detektor časování a blok kontroly interpolačního procesu. Nakonec je představena VHDL syntéza na FPGA Altera Cyclone IV. Výhody této inovativní implementace jsou v závěru diskutovány a porovnány s klasickým modelem symbolové synchronizace.
Abstrakt EN: This paper is devoted to the proposal of a highly efficient symbol synchronization subsystem for Software Defined Radio. The proposed feedback phase-locked loop timing synchronizer is suitable for parallel implementation on an FPGA. The polyphase FIR filter simultaneously performs matched-filtering and arbitrary interpolation between acquired samples. Determination of the proper sampling instant is achieved by selecting a suitable polyphase filterbank using a derived index. This index is determined based on the output either the Zero-Crossing or Gardner Timing Error Detector. The paper will extensively focus on simulation of the proposed synchronization system. On the basis of this simulation, a complete, fully pipelined VHDL description model is created. This model is composed of a fully parallel polyphase filterbank based on distributed arithmetic, timing error detector and interpolation control block. Finally, RTL synthesis on an Altera Cyclone IV FPGA is presented and resource utilization in comparison with a conventional model is analyzed.
Klíčová slova

Zpět

Patička